Що сталося
Intel і AMD спільно — через засновану ними 2024 року x86 Ecosystem Advisory Group — опублікували специфікацію ACE (AI Compute Extensions): єдиний набір інструкцій для прискорення ШІ-обчислень просто в ядрах x86-процесорів. Технічний whitepaper вийшов 15 квітня 2026 року; нова хвиля детального розбору реалізації (включно з ядрами AMD Zen 7) піднялася в червні.
Деталі
- ACE додає в x86 нативне матричне множення для популярних у ШІ форматів: INT8, OCP FP8, OCP MXFP8, OCP MXINT8 і BF16.
- Архітектурно це новий стан регістрів (tile- і block-scale регістри) з щільною інтеграцією між векторами AVX і tile-регістрами ACE — тобто матричні примітиви доповнюють наявний AVX/скалярний код, а не замінюють його.
- Заявлений виграш: за тієї самої кількості вхідних векторів ACE виконує у 16 разів більше операцій порівняно з AVX10.
- Важливо: процесорів із підтримкою ACE поки немає ні в продажу, ні в анонсах. Уже триває програмна підготовка — оптимізовані ядра й бібліотеки (NumPy, SciPy) та інтеграція в PyTorch і TensorFlow.
Що це означає
Кого стосується: розробників ШІ-софту й тих, хто запускає моделі локально на CPU, а в перспективі — усіх, хто купує x86-залізо під інференс. Можливість із цифрою: єдиний стандарт (а не розрізнені AMX в Intel та власні набори в AMD) означає, що код, написаний під ACE, працюватиме на чипах обох вендорів; заявлений приріст — до 16× матричних операцій проти AVX10, що важливо для інференсу на процесорі без дискретного прискорювача. Горизонт: це «заділ на майбутнє», а не апгрейд на сьогодні — реальні CPU з ACE зʼявляться в наступних поколіннях; найближчий ефект відчують розробники бібліотек, кінцеві користувачі — після виходу заліза.
Контекст
ACE — відповідь x86-табору на домінування GPU та спеціалізованих прискорювачів у ШІ: матричні рушії й низькоточні формати вбудовують просто в процесор. Те, що Intel і AMD узгодили єдиний стандарт, а не воюють наборами інструкцій, — саме по собі знакова подія для екосистеми.
